ゆるふわ半導体
チップレットと先端パッケージ｜微細化の次の一手
2026-08-13 ・ 実践
#チップレット#先端パッケージ#CoWoS#実践
微細化が難しくなった今、性能を上げる主役の一つがチップレットと先端パッケージです。
1つの大きなチップの弱点
チップは大きいほど欠陥に当たりやすく、歩留まりが下がります。巨大なAI用チップを1枚で作ると、コストが一気に跳ね上がります。
小さく分けて、後でつなぐ
そこで、機能ごとに**小さなチップ（チップレット）**を作り、あとで1つのパッケージ上で高速につなぐ発想が広がりました。
🍪
モノリシック（1枚）
- 大きいほど不良に弱い
- 全部を最先端で作ると高い
- 設計の再利用がしにくい
VS
🧩
チップレット（分割）
- 小片なので歩留まりが良い
- 最新＋枯れた工程を混載できる
- 部品として再利用しやすい
たとえばCPU本体は最先端ノード、入出力部分は安い枯れたノード、と適材適所で作り分けられます。
2.5D / 3D実装とCoWoS
チップレットどうしを高速につなぐには先端パッケージが必要です。横に並べて配線する2.5D、積み重ねる3Dがあります。TSMCのCoWoSは代表的な2.5D技術で、GPUとHBMを1つにまとめ、AI半導体の性能を支える要になっています。近年はCoWoSの生産能力そのものがAIチップ供給のボトルネックになるほどです。
💡
つまり
「より小さく」だけでなく「より賢くつなぐ」へ。パッケージが性能とコストを左右する主戦場になりました。