チップレットと先端パッケージ｜微細化の次の一手

微細化が難しくなった今、性能を上げる主役の一つがチップレットと先端パッケージです。

1つの大きなチップの弱点

チップは大きいほど欠陥に当たりやすく、歩留まりが下がります。巨大なAI用チップを1枚で作ると、コストが一気に跳ね上がります。

小さく分けて、後でつなぐ

そこで、機能ごとに**小さなチップ（チップレット）**を作り、あとで1つのパッケージ上で高速につなぐ発想が広がりました。

たとえばCPU本体は最先端ノード、入出力部分は安い枯れたノード、と適材適所で作り分けられます。

2.5D / 3D実装とCoWoS

チップレットどうしを高速につなぐには先端パッケージが必要です。横に並べて配線する2.5D、積み重ねる3Dがあります。TSMCのCoWoSは代表的な2.5D技術で、GPUとHBMを1つにまとめ、AI半導体の性能を支える要になっています。近年はCoWoSの生産能力そのものがAIチップ供給のボトルネックになるほどです。

もう少し詳しく（背景と理論）

チップレットは、大きな1枚のダイ（モノリシック）を機能ごとの小さなダイに分割し、パッケージ上で高速につなぎ直す設計思想です。動機は主に3つ——歩留まり（小ダイほど良品率が高い）、コスト（先端プロセスが必要な部分だけ最先端で作り、他は成熟プロセスで安く作る）、そしてMooreの法則の鈍化を補うことです¹。実装には、ダイ同士をシリコンのインターポーザ上で横に並べる 2.5D（CoWoS 等）や、ダイを縦に積む 3D 積層があり、後者は配線長を短縮して帯域と電力効率を高めます²。鍵となるのが、異なるダイ間の通信規格の標準化で、UCIe のようなオープン規格がチップレットを「レゴのように組み合わせる」エコシステムを目指しています³。AI アクセラレータや高性能CPUで既に主流となった、微細化に代わる性能向上の柱です。

つぎに読むなら

• AI半導体とHBM
• 後工程・パッケージ
• 歩留まりとコスト

Footnotes

1. チップレット化の動機は歩留まり向上・コスト最適化（プロセス使い分け）・微細化鈍化の補完。大ダイの指数的コスト増を分割で回避する。 ↩

2. 2.5D はインターポーザ上に複数ダイを平面配置（例：HBM＋GPU の CoWoS）、3D はダイを垂直積層（TSV接続）。3Dは配線短縮で帯域・電力効率に優れる。 ↩

3. UCIe（Universal Chiplet Interconnect Express）等の標準ダイ間インターフェースが、異ベンダーのチップレット混載を可能にするエコシステムを狙う。 ↩