ゆるふわ半導体
微細化が難しくなった今、性能を上げる主役の一つがチップレットと先端パッケージです。
後工程（パッケージ）の流れ
後工程のステップ
ダイシング
チップに切り分け
ボンディング
配線でつなぐ
封止
樹脂で守る
検査
良品を選別
ウェハから切り出した1個ぶんのチップをダイと呼びます。これを基板につなぎ、樹脂で封じ、外部の端子（ピンやボール）と結線して、ようやく基板にはんだづけできる部品になります。
後工程は昔は「地味」、今は「主役級」
かつて後工程は「前工程の後始末」くらいの位置づけでした。ところが微細化が難しくなり、複数のチップをうまくつないで性能を上げる先端パッケージが注目されるように。今や後工程は競争力の源泉です。
キーワード
チップレットや、AI半導体に欠かせないHBMの積層も、後工程の技術。「つなぎ方」で性能が決まる時代です。
後工程を担うのは誰？
後工程を専門に受託する企業をOSAT（ASE・Amkorなど）と呼びます。近年はTSMCなどファウンドリも先端パッケージに力を入れ、境界があいまいになっています。
1つの大きなチップの弱点
チップは大きいほど欠陥に当たりやすく、歩留まりが下がります。巨大なAI用チップを1枚で作ると、コストが一気に跳ね上がります。
小さく分けて、後でつなぐ
そこで、機能ごとに**小さなチップ（チップレット）**を作り、あとで1つのパッケージ上で高速につなぐ発想が広がりました。
モノリシック（1枚）
- 大きいほど不良に弱い
- 全部を最先端で作ると高い
- 設計の再利用がしにくい
チップレット（分割）
- 小片なので歩留まりが良い
- 最新＋枯れた工程を混載できる
- 部品として再利用しやすい
たとえばCPU本体は最先端ノード、入出力部分は安い枯れたノード、と適材適所で作り分けられます。
2.5D / 3D実装とCoWoS
チップレットどうしを高速につなぐには先端パッケージが必要です。横に並べて配線する2.5D、積み重ねる3Dがあります。TSMCのCoWoSは代表的な2.5D技術で、GPUとHBMを1つにまとめ、AI半導体の性能を支える要になっています。近年はCoWoSの生産能力そのものがAIチップ供給のボトルネックになるほどです。
つまり
「より小さく」だけでなく「より賢くつなぐ」へ。パッケージが性能とコストを左右する主戦場になりました。
📚 もう少し詳しく（背景と理論）気になる人向け・タップで開く
チップレットは、大きな1枚のダイ（モノリシック）を機能ごとの小さなダイに分割し、パッケージ上で高速につなぎ直す設計思想です。動機は主に3つ——歩留まり（小ダイほど良品率が高い）、コスト（先端プロセスが必要な部分だけ最先端で作り、他は成熟プロセスで安く作る）、そしてMooreの法則の鈍化を補うことです1。
実装には、ダイ同士をシリコンのインターポーザ上で横に並べる 2.5D（CoWoS 等）や、ダイを縦に積む 3D 積層があり、後者は配線長を短縮して帯域と電力効率を高めます2。鍵となるのが、異なるダイ間の通信規格の標準化で、UCIe のようなオープン規格がチップレットを「レゴのように組み合わせる」エコシステムを目指しています3。
AI アクセラレータや高性能CPUで既に主流となった、微細化に代わる性能向上の柱です。