チップ設計の流れ｜アイデアから回路データまで

何十億個ものトランジスタは、人が1個ずつ置くわけではありません。ソフトの力で設計します。その流れを追います。

設計の全体フロー

RTL：回路を「言語」で書く

エンジニアは回路の動作をVerilogやVHDLといった言語（RTL）で記述します。ソフトのコードに似ていますが、書いているのは「並行して動くハードウェア」。ここが普通のプログラミングと大きく違うところです。

// 1ビット全加算器の例
module full_adder(input a, b, cin, output sum, cout);
  assign sum  = a ^ b ^ cin;
  assign cout = (a & b) | (cin & (a ^ b));
endmodule

EDA：設計を自動化するソフト

RTLを実際のトランジスタ配置・配線に落とすのがEDAツール。SynopsysとCadenceが二大巨頭です。論理合成・配置配線・タイミング検証・消費電力見積もりなどを担い、最近はAIによる最適化も進んでいます。

もう少し詳しく（背景と理論）

チップ設計は、抽象度の高い記述から物理レイアウトへ段階的に落とし込む長いパイプラインです。まず Verilog/VHDL などのHDLでRTL（レジスタ転送レベル）として動作を記述し、論理合成でこれを標準セル（NAND/フリップフロップ等）のネットリストへ変換します¹。次に配置配線（place & route）でセルをチップ上に並べ、配線を通し、最終的に製造用の GDSII レイアウトを出力します²。全工程を通じて、信号が間に合うかを保証するタイミング解析（STA）、消費電力・面積・歩留まりの検証、設計ルールチェック（DRC/LVS）が繰り返されます。この巨大な自動化を支えるのが EDA ツールで、数十億トランジスタの設計を人間が扱える形にする、現代半導体の縁の下の力持ちです³。

つぎに読むなら

• 論理回路のきほん
• ファブレスとファウンドリ（世界の半導体地図）
• 製造プロセス（前工程）

Footnotes

1. 論理合成は RTL を標準セルのネットリストへ変換する。面積・遅延・電力の制約を満たすようゲートを選び、最適化する自動処理。 ↩

2. 配置配線はセルの物理配置と配線経路を決める。混雑・タイミング・電力供給（IRドロップ）・クロストークを考慮する組合せ最適化問題。 ↩

3. EDA（電子設計自動化）ツールが合成・配置配線・検証を担う。数十億素子の設計は EDA なしには不可能で、寡占的な業界を形成している。 ↩