半導体の製造プロセス（前工程）をやさしく

歩留まりとコスト｜なぜ最先端チップは高いのか

半導体の歩留まり（良品率）とコストをやさしく解説。1枚のウェハからの良品数、欠陥がコストを跳ね上げる理由、最先端2nmの歩留まりが各社で40〜65%と差がつく2026年の実情を入門的にまとめました。

後工程・パッケージ｜チップを「使える形」にする

半導体の後工程（パッケージング）をやさしく解説。ウェハからダイを切り出し、配線・封止・検査して製品に載せられる形にする流れ、後工程が近年主役級に重要になった理由を入門的にまとめました。

トランジスタの進化｜平面からFinFET・GAAへ

トランジスタ構造の進化をやさしく解説。平面（プレーナ）→立体のFinFET→全周を囲むGAA（ナノシート）へ。なぜ立体化したのか、2nm世代でGAAが主役になる理由を図で入門的にまとめました。

露光とEUV｜半導体を「光で描く」しくみ

半導体の露光（リソグラフィ）とEUVをやさしく解説。光で回路を焼きつける原理、波長13.5nmのEUV、ASMLの独占、次世代High-NA EUV（NA0.55・1台約400億円）とIntel先行までを最新情報で入門的にまとめました。