バックサイド電源供給（BSPD）とは — Intel PowerViaとTSMC Super Power Railが変える配線の常識

半導体のトランジスタは何十年もの間、信号線と電源線の両方をウエハの「表側」だけに積み上げてきました。しかしGAA世代に入り配線がますます密になる中で、この前提そのものが限界に近づいています。その解決策として、**電源配線だけをウエハの裏側に引っ越しさせ、表側を信号配線専用にする「バックサイド電源供給（Backside Power Delivery、BSPD）」**という技術が、2025〜2026年にかけていよいよ量産段階に入りました。IntelはPowerViaを18A世代（Panther Lake等）ですでに量産に投入し、TSMCはSuper Power Rail（SPR）をA16世代で2026年後半の量産開始に向けて準備しています。この記事では、BSPDがなぜ必要になったのか、各社のアプローチの違い、量産ロードマップをゆるっと整理します。

電源配線が「表側」を圧迫してきた問題

これまでのチップでは、電源を届ける太い配線も、論理回路をつなぐ細かい信号配線も、すべてウエハの同じ「表側」の配線層（BEOL）を奪い合ってきました。GAA世代のようにGAA（ゲートオールアラウンド）トランジスタでトランジスタ密度がさらに上がると、限られた配線層の中に電源線と信号線を詰め込まなければならず、電源線を太くして電圧降下を抑えようとすると信号配線用のスペースが圧迫される、というトレードオフが年々厳しくなっていました。imecの研究では、電源配線をチャネル直下に埋め込む「Buried Power Rail（BPR）」だけでも動的IRドロップを26%改善できる一方、電源配線を裏側に完全に移設するBSPDを組み合わせるとさらに75%改善できるとされています¹。

表側配線とバックサイド電源供給、何が変わるのか

BSPDの基本構造では、ウエハを製造した後にいったん表側をキャリアウエハに貼り付けて裏返し、シリコン基板を数マイクロメートルまで薄く削ってから、ナノスケールのTSV（貫通シリコンビア、nano-TSV）を掘ってトランジスタの電源端子に到達させます¹。この「ウエハを薄くして裏側から電源を突き刺す」というプロセスは、チップレットと先端パッケージで扱ったダイ同士を垂直に貫通するTSVと発想は近いものの、パッケージ単位ではなくトランジスタ単位の配線技術という点で異なります。

Intel PowerVia：業界に先駆けて量産投入

IntelはBSPDの実用化で最も早く動きました。2023年、Intel 4ベースの改良プロセスで製造したテストチップにより、PowerViaを組み込んだEコアで90%を超える標準セル利用率、30%超の電圧ドループ改善、そして無印との比較で6%の動作周波数向上を確認し、コストや歩留まり、テスト工程に悪影響が出ないことも合わせて実証しました²。この結果を踏まえ、IntelはGAA構造「RibbonFET」とPowerViaを世界で初めて同時に量産投入する世代として18Aを位置づけ、プロセスノード（nm）とはでも触れたようにIntel 3世代比で最大15%の性能あたり消費電力（perf/W）改善、iso power時で最大18%の性能向上、iso performance時で最大38%の消費電力削減、30%のチップ密度向上を公式に掲げています³。18AはPanther Lake（Core Ultraシリーズ3）やサーバー向けClearwater Forestにすでに採用されており、アリゾナ州チャンドラーの新工場Fab 52で量産されています³。

TSMC Super Power Rail：A16で2026年後半に量産

TSMCはBSPDを「Super Power Rail（SPR）」と呼び、当初はN2世代への搭載も検討されていましたが、開発スケジュールとの整合を優先して次のA16世代に統合する判断がなされました⁴。SPRはトランジスタのソース・ドレインに裏側から直接コンタクトする方式を採用しており、業界で比較されるBPR・PowerVia・裏面直接コンタクトの3方式の中でも面積スケーリングの点で有利とされています⁴。A16はN2Pと比較して同消費電力で8〜10%の速度向上、同速度で15〜20%の消費電力削減、8〜10%のチップ密度向上を掲げ、AI・HPC向け用途を主要ターゲットに2026年後半の量産開始を予定しています⁵。

Samsungも2nm世代のロードマップでBSPD（同社ではBSPDNと表記）の投入を計画しており、モバイル向けSF2・SF2Pに続く高性能computing向けのSF2Z・SF2Xで2027〜2028年ごろの量産を目指すとされています。BSPDNの導入によって2nmチップの面積を最大17%縮小できるという見立ても報じられており、IntelとTSMCに次ぐ「第三の選択肢」として位置づけられています⁶。

まとめ

• BSPDは電源配線をウエハ裏側に移設し、表側を信号配線専用にすることでIRドロップと配線混雑を同時に緩和する技術
• Buried Power Railだけで動的IRドロップを26%、BSPDと組み合わせるとさらに75%改善できるとする研究結果がある
• Intel PowerViaは18A世代（Panther Lake・Clearwater Forest）ですでに量産中で、Intel 3比で最大15%のperf/W改善などを公式に掲げている
• TSMC Super Power RailはA16世代で2026年後半の量産開始を予定し、まずAI・HPC向け顧客から展開される見込み
• SamsungもSF2Z・SF2Xで2027〜2028年ごろのBSPDN投入を計画しており、2nmチップ面積を最大17%縮小できるとされる
• ウエハ薄化・ナノTSVアライメント・熱管理・テスト工程など、量産化に向けた技術的な難所は各社共通の課題として残っている

もう少し詳しく（背景）

BSPDが実用段階に入ったタイミングは偶然ではありません。GAA（ゲートオールアラウンド）トランジスタの記事で扱ったように、GAA構造への移行そのものがトランジスタの微細化を一段進める技術ですが、GAAだけではチップ全体の配線資源（特に電源網）の逼迫までは解決できません。そこでGAAとBSPDをセットで投入することで、トランジスタ単体の性能向上と、チップ全体の配線効率向上を同時に達成しようというのが、Intel・TSMC・Samsung各社に共通する戦略になっています。実際、Intel 18AはRibbonFET（GAA）とPowerVia（BSPD）を世界で初めて同時搭載した世代として位置づけられており、プロセスノード（nm）とはで解説したように「nm」という数字自体の意味が薄れる中でも、こうした構造上の刷新が各社の実質的な世代間競争力を左右しています。

もうひとつの論点は、BSPDが歩留まりと製造コストに与える影響です。ウエハを裏返して薄化し、ナノTSVを精密に位置合わせする工程は、従来の前工程にはなかった新たなリスク要因を持ち込みます。歩留まりとコストの経済学で扱ったように、新しい工程ステップが増えるほど歩留まり低下のリスクは高まりますが、Intelの2023年テストチップの結果は、BSPDを追加してもコスト・信頼性・テスト工程に悪影響が出ないことを実証しており、この点が各社が量産投入に踏み切る自信につながったとみられます²。今後はBSPDの電源網をさらに活用し、裏側にキャパシタやレギュレータ回路まで統合する「裏側にロジック機能を持たせる」次のステップの研究も進んでおり、BSPDは単なる配線改善にとどまらず、3次元的なチップ設計の入り口としても注目されています。

Footnotes

1. imecの研究発表（VLSI等）。Buried Power Rail（BPR）単体での動的IRドロップ改善（26%）、BSPDN（ナノTSV＋BPR）を組み合わせた場合のさらなるIRドロップ改善（75%）、および裏側配線の基本構造（ウエハ薄化・ナノTSVによる電源接続）について。 ↩ ↩²

2. Intel Newsroom「PowerVia Test Shows Industry-Leading Performance」（2023年6月）。Intel 4ベースのテストチップにおけるPowerViaの実証結果（標準セル利用率90%超、電圧ドループ改善30%超、動作周波数向上6%）、コスト・信頼性・テスト工程への悪影響がないことの実証、およびBuried Power Rail方式との接続方式の違いについて。 ↩ ↩² ↩³ ↩⁴

3. Intel公式18A製品ページおよびニュースリリース。18A世代がRibbonFET（GAA）とPowerViaを世界で初めて同時に量産投入する世代であること、Intel 3世代比での性能改善（perf/W最大15%、iso power時最大18%高性能、iso performance時最大38%低消費電力、チップ密度30%向上）、Panther Lake・Clearwater ForestがFab 52（アリゾナ州チャンドラー）で量産されていることについて。 ↩ ↩²

4. Semiconductor Engineering「TSMC Uncorks A16 With Super Power Rail」（2024年4月）。Super Power RailがN2ではなくA16世代に統合された経緯、裏側直接コンタクト方式がBuried Power Rail・PowerVia方式と比較して面積スケーリングに優れるという分析について。 ↩ ↩²

5. TSMC A16に関する報道（TrendForce、WCCFTech等、2025〜2026年）。A16がN2P比で得る性能改善（同電力時8〜10%高速化、同速度時15〜20%低消費電力、チップ密度8〜10%向上）、HPC/AI向け用途を優先した2026年後半の量産開始予定について。 ↩

6. Samsung 2nmロードマップに関する報道（TrendForce、Tom's Hardware等、2024〜2026年）。SF2Z・SF2XでのBSPDN投入時期（2027〜2028年ごろ）、およびBSPDN導入によるチップ面積縮小効果（最大17%）の見立てについて。 ↩